SEU 事件本身比较罕见，但当 SEM 应用于量产产品、且部署的芯片数量较多时，SEU 的总发生次数依然可观。如果每次 SEU 都重新配置对应芯片，对许多客户和应用场景而言是无法接受的

此次演示全面体现了 Agilex® 7 F-Tile 设计的几大核心优势：支持高速 PAM4 信号传输，集成自动协商与链路训练功能，可适配各类物理环境灵活运行——全程维持 200G 满带宽吞吐的稳定输出

在基于 ARM + FPGA 的 SoC 设计中，AXI 总线几乎贯穿了整个系统。无论是 PS 访问 PL 里的控制寄存器，还是软件驱动硬件加速单元

本文将首先介绍 AI 引擎技术，作为了解高性能异构工作负载的基础。其次，我们将讨论高性能信号处理的设计流程，并举例说明如何利用 AMD Versal™ 自适应 SoC 提供的异构计算选项

在AI服务器、HBM和GPU不断刷屏的当下，一款FPGA新品本来很难成为产业关注的焦点。但最近AMD宣布即将量产的Spartan UltraScale+ SU200P，却有点不一样。

本文以AI Edge Series Gen 2为例，介绍基于PDM工具来辅助XC2VE3858器件的电源设计实例。

新增的 DDR5-6400 支持可将 DDR5 峰值数据速率提升 14%

今天就给大家分享几个仿真硬核技巧，不用修改 RTL 代码、不用重复跑仿真，实时调整激励、断点续跑、跨平台复用波形，直接把你的仿真效率拉满。

在 AMD Zynq UltraScale+ 自适应 SoC 的推动下，Plum 的 Dante AV Ultra 系列得以在全球园区内提供尖端性能

AMD 宣布收购专注于 AI 内存优化技术的公司 MEXT，试图通过预测式内存技术降低数据中心整体拥有成本（TCO），并在新一轮内存技术竞赛中取得先机。

时序不过，很多人第一反应是改逻辑、降频率、加流水线。但很多时候问题根本不在设计本身，而是 XDC 约束文件写得有问题。

在 FPGA 的世界里，有一个几乎所有工程师都会遇到的问题：逻辑资源够了，但布线过不去。或者反过来： 布线资源很多，但逻辑已经用完。

开发人员可以使用 AMD Vitis™ 硬件在环 (Vitis HIL) ，在真实的芯片上执行完整的异构设计，以验证功能和早期性能。

在基于 ARM + FPGA 的 SoC 设计中（如 Zynq / Zynq MPSoC / Versal），AXI 总线几乎贯穿了整个系统。无论是 PS 访问 PL 里的控制寄存器，还是软件驱动硬件加速单元，自定义 AXI Peripheral IP 都是一个绕不开的技能

AMD Alveo MA35D 媒体加速卡的 AMA SDK 1.5.0 版本现已正式面向客户发布。提供了一系列针对性改进，帮助客户持续适配最新操作系统、内核和媒体框架，同时保持部署就绪型平台应有的可靠性。

ModRetro 正在将原汁原味的任天堂 N64 兼容游戏体验带给新一代玩家，而其所依靠的正是将 AMD Artix UltraScale+ FPGA 用于其全新 M64 游戏主机。

过去十多年里，FPGA行业有一个很有意思的现象。相比ASIC动辄几十万美元起步的EDA授权费用，FPGA一直保持着相对友好的开发环境

写 Verilog 这事，一开始觉得跟写 C 差不多，直到仿真跑得漂漂亮亮，上板波形全是乱的，才发现这门语言的坑不是你看教程能避开的，得自己踩过才长记性。

本次会议聚焦16nm钛金系列FPGA、Quantum架构创新、边缘AI加速以及高速SerDes生态建设，面向长三角地区通信、工业控制、汽车电子、AIoT、医疗影像等领域的合作伙伴